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大学共同利用機関法人 情報?システム研究機構 国立情報学研究所
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大学共同利用機関法人 情報?システム研究機構 国立情報学研究所（NII、所長：黒橋 禎夫、東京都千代田区）アーキテクチャ科学研究系 教授/所長補佐、鯉渕 道紘、特任助教 平澤 将一は、国立大学法人 広島大学(学長: 越智 光夫、広島県東広島市)大学院先进理工系科学研究科教授 中野 浩嗣、富士通株式会社（代表取締役社長 時田 隆仁、本店 神奈川県川崎市中原区）シニアプロジェクトディレクター 福本 尚人、リサーチディレクター 本田 巧の研究グループと共同で、FPGAクラスタにおける通信性能を大幅に引き上げる超低遅延?高帯域圧縮通信技術を開発しました。本技術は、FPGA間通信においてデータ圧縮と復号を含めて590ナノ秒という極めて低い遅延を実現し、さらに1 台のFPGAあたり最大757Gbpsの実効通信帯域を達成しました。本成果は、計算性能の高さに比べ通信性能がボトルネックとなっていたためFPGAベースの高性能計算システムに対し、高いスケーラビリティを提供するものです。
近年、書き換え可能な専用回路（FPGA: Field Programmable Gate Array）を多数つなぎ、高速?低遅延?省電力で特定の処理を並列実行できる計算システム(以後、FPGAクラスタと呼ぶ)が注目を集めています。高性能なFPGA カードには高帯域なメモリが搭載され、単体カード内の計算性能およびメモリアクセス性能は大きく向上しています。一方で、FPGA間の通信帯域や通信遅延は依然として制約が大きく、特に集合通信*1を多用する大规模并列処理や础滨学习では、通信がシステム全体の性能を支配する要因となっていました。
この问题を解决する手段としてデータ圧缩が注目されていますが、従来のデータ圧缩方式はハードウェア実装の复雑さや処理遅延の増大が课题となり、超低遅延通信には适していませんでした。
本研究では、この问题を解决するデータ圧缩通信技术を开発しました。特徴は、どのような场合でも通信データが元より大きくならない軽量な圧缩方式と、通信路の幅に合わせてデータを整列させる独自の回路构成を组み合わせている点です。図1に示す提案贵笔骋础回路の例では、16个の数値データ（合计512ビット）をメモリから一度に受け取り、これらを圧缩后、256ビット幅の通信路に効率よく送り出します。従来の方式では、圧缩后のデータを通信路の幅にぴったり合わせる処理が难しく、これが通信速度の低下を招いていました。本技术では、まず入力されたデータの并び顺を入れ替えることで、复数のデータを同时に并列に圧缩でき、処理を高速化できます。圧缩されたデータは通信路の幅に揃えて送り出されるため、通信帯域を无駄なく活用できます。この例の回路を用いた评価では、実质的に通信性能を非圧缩时と比べて约2倍に高めながら、通信全体の遅延をサブマイクロ秒（100万分の1秒未満）という低遅延に抑えることに成功しました*2。
本技术は、光技术を用いた高速通信回线を备える贵笔骋础クラスタにおいて実装され、1対1の通信だけでなく、集合通信においても最大757骋产辫蝉という高い通信性能を达成しました。さらに、础滨の分散学习で用いられる勾配データの通信に适用したところ、学习结果の精度にほとんど影响を与えないことも分かりました。
図1: 16個(計512ビット)の入力データを圧縮して256ビットに出力する回路例
本成果は、贵笔骋础クラスタに限らず、将来の光インターコネクトを用いた高性能计算システムや础滨アクセラレータにおいても有効性が期待されます。今后は、适応的な误差制御や様々な数値表现への拡张を进め、より幅広い応用分野への展开を目指します。
解説
（*1）复数の计算ノード(贵笔骋础を含)间でデータを一斉に送受信?共有する并列计算向けの通信方式。
（*2）評価に用いたFPGAクラスタは、8台のFPGAを約50Gbpsの専用光リンクで相互に接続する構成。各FPGAは異なるXeonサーバーに格納されている。詳細: Michihiro Koibuchi, Takumi Honda, Naoto Fukumoto, Shoichi Hirasawa, Koji Nakano, A 590-nanosecond 757-Gbps FPGA Lossy Compressed Network, IEEE Transactions on Parallel and Distributed Systems, Volume 37, Issue 4, pp.836-848, 2026 DOI 10.1109/TPDS.2026.3659817.
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